src/soc/intel/jasperlake/Kconfig

   1 config SOC_INTEL_JASPERLAKE
   2         bool
   3         help
   4           Intel Jasperlake support
   5
   6 if SOC_INTEL_JASPERLAKE
   7
   8 config CPU_SPECIFIC_OPTIONS
   9         def_bool y
  10         select ACPI_INTEL_HARDWARE_SLEEP_VALUES
  11         select ARCH_ALL_STAGES_X86_32
  12         select BOOT_DEVICE_SUPPORTS_WRITES
  13         select CACHE_MRC_SETTINGS
  14         select CPU_INTEL_COMMON
  15         select CPU_INTEL_FIRMWARE_INTERFACE_TABLE
  16         select FSP_COMPRESS_FSP_S_LZ4
  17         select FSP_M_XIP
  18         select GENERIC_GPIO_LIB
  19         select HAVE_FSP_GOP
  20         select INTEL_DESCRIPTOR_MODE_CAPABLE
  21         select HAVE_SMI_HANDLER
  22         select IDT_IN_EVERY_STAGE
  23         select INTEL_CAR_NEM #TODO - Enable INTEL_CAR_NEM_ENHANCED
  24         select INTEL_GMA_ACPI
  25         select INTEL_GMA_ADD_VBT if RUN_FSP_GOP
  26         select IOAPIC
  27         select MRC_SETTINGS_PROTECT
  28         select PARALLEL_MP
  29         select PARALLEL_MP_AP_WORK
  30         select MICROCODE_BLOB_UNDISCLOSED
  31         select PLATFORM_USES_FSP2_2
  32         select FSP_PEIM_TO_PEIM_INTERFACE
  33         select REG_SCRIPT
  34         select PMC_GLOBAL_RESET_ENABLE_LOCK
  35         select PMC_LOW_POWER_MODE_PROGRAM
  36         select SOC_INTEL_COMMON
  37         select SOC_INTEL_COMMON_ACPI_WAKE_SOURCE
  38         select SOC_INTEL_COMMON_BLOCK
  39         select SOC_INTEL_COMMON_BLOCK_ACPI
  40         select SOC_INTEL_COMMON_BLOCK_CHIP_CONFIG
  41         select SOC_INTEL_COMMON_BLOCK_CPU
  42         select SOC_INTEL_COMMON_BLOCK_CPU_MPINIT
  43         select SOC_INTEL_COMMON_BLOCK_GPIO_DUAL_ROUTE_SUPPORT
  44         select SOC_INTEL_COMMON_BLOCK_GSPI_VERSION_2
  45         select SOC_INTEL_COMMON_BLOCK_HDA
  46         select SOC_INTEL_COMMON_BLOCK_SA
  47         select SOC_INTEL_COMMON_BLOCK_SCS
  48         select SOC_INTEL_COMMON_BLOCK_SMM
  49         select SOC_INTEL_COMMON_BLOCK_POWER_LIMIT
  50         select SOC_INTEL_COMMON_BLOCK_SMM_IO_TRAP
  51         select SOC_INTEL_COMMON_PCH_BASE
  52         select SOC_INTEL_COMMON_RESET
  53         select SOC_INTEL_COMMON_BLOCK_CAR
  54         select SSE2
  55         select SUPPORT_CPU_UCODE_IN_CBFS
  56         select TSC_MONOTONIC_TIMER
  57         select UDELAY_TSC
  58         select UDK_202005_BINDING
  59         select DISPLAY_FSP_VERSION_INFO
  60         select HECI_DISABLE_USING_SMM
  61
  62 config DCACHE_RAM_BASE
  63         default 0xfef00000
  64
  65 config DCACHE_RAM_SIZE
  66         default 0x80000
  67         help
  68           The size of the cache-as-ram region required during bootblock
  69           and/or romstage.
  70
  71 config DCACHE_BSP_STACK_SIZE
  72         hex
  73         default 0x30400
  74         help
  75           The amount of anticipated stack usage in CAR by bootblock and
  76           other stages. In the case of FSP_USES_CB_STACK default value
  77           will be sum of FSP-M stack requirement(192 KiB) and CB romstage
  78           stack requirement(~1KiB).
  79
  80 config FSP_TEMP_RAM_SIZE
  81         hex
  82         default 0x20000
  83         help
  84           The amount of anticipated heap usage in CAR by FSP.
  85           Refer to Platform FSP integration guide document to know
  86           the exact FSP requirement for Heap setup.
  87
  88 config IFD_CHIPSET
  89         string
  90         default "jsl"
  91
  92 config IED_REGION_SIZE
  93         hex
  94         default 0x400000
  95
  96 config HEAP_SIZE
  97         hex
  98         default 0x8000
  99
 100 config MAX_ROOT_PORTS
 101         int
 102         default 8
 103
 104 config MAX_PCIE_CLOCKS
 105         int
 106         default 6
 107
 108 config SMM_TSEG_SIZE
 109         hex
 110         default 0x800000
 111
 112 config SMM_RESERVED_SIZE
 113         hex
 114         default 0x200000
 115
 116 config PCR_BASE_ADDRESS
 117         hex
 118         default 0xfd000000
 119         help
 120           This option allows you to select MMIO Base Address of sideband bus.
 121
 122 config MMCONF_BASE_ADDRESS
 123         hex
 124         default 0xc0000000
 125
 126 config CPU_BCLK_MHZ
 127         int
 128         default 100
 129
 130 config SOC_INTEL_COMMON_BLOCK_GSPI_CLOCK_MHZ
 131         int
 132         default 120
 133
 134 config DRIVERS_I2C_DESIGNWARE_CLOCK_MHZ
 135         int
 136         default 133
 137
 138 config SOC_INTEL_COMMON_BLOCK_GSPI_MAX
 139         int
 140         default 3
 141
 142 config SOC_INTEL_I2C_DEV_MAX
 143         int
 144         default 6
 145
 146 config SOC_INTEL_UART_DEV_MAX
 147         int
 148         default 3
 149
 150 config CONSOLE_UART_BASE_ADDRESS
 151         hex
 152         default 0xfe032000
 153         depends on INTEL_LPSS_UART_FOR_CONSOLE
 154
 155 # Clock divider parameters for 115200 baud rate
 156 # Baudrate = (UART source clcok * M) /(N *16)
 157 # JSL UART source clock: 100MHz
 158 config SOC_INTEL_COMMON_LPSS_UART_CLK_M_VAL
 159         hex
 160         default 0x30
 161
 162 config SOC_INTEL_COMMON_LPSS_UART_CLK_N_VAL
 163         hex
 164         default 0xc35
 165
 166 config CHROMEOS
 167         select CHROMEOS_RAMOOPS_DYNAMIC
 168
 169 config VBOOT
 170         select VBOOT_SEPARATE_VERSTAGE
 171         select VBOOT_MUST_REQUEST_DISPLAY
 172         select VBOOT_STARTS_IN_BOOTBLOCK
 173         select VBOOT_VBNV_CMOS
 174         select VBOOT_VBNV_CMOS_BACKUP_TO_FLASH
 175
 176 config C_ENV_BOOTBLOCK_SIZE
 177         hex
 178         default 0xC000
 179
 180 config CBFS_SIZE
 181         hex
 182         default 0x200000
 183
 184 config FSP_HEADER_PATH
 185         default "src/vendorcode/intel/fsp/fsp2_0/jasperlake/"
 186
 187 config FSP_FD_PATH
 188         default "3rdparty/fsp/JasperLakeFspBinPkg/Fsp.fd"
 189
 190 config SOC_INTEL_JASPERLAKE_DEBUG_CONSENT
 191         int "Debug Consent for JSL"
 192         # USB DBC is more common for developers so make this default to 3 if
 193         # SOC_INTEL_DEBUG_CONSENT=y
 194         default 3 if SOC_INTEL_DEBUG_CONSENT
 195         default 0
 196         help
 197           This is to control debug interface on SOC.
 198           Setting non-zero value will allow to use DBC or DCI to debug SOC.
 199           PlatformDebugConsent in FspmUpd.h has the details.
 200
 201           Desired platform debug type are
 202           0:Disabled, 1:Enabled (DCI OOB+[DbC]), 2:Enabled (DCI OOB),
 203           3:Enabled (USB3 DbC), 4:Enabled (XDP/MIPI60), 5:Enabled (USB2 DbC),
 204           6:Enable (2-wire DCI OOB), 7:Manual
 205
 206 config PRERAM_CBMEM_CONSOLE_SIZE
 207         hex
 208         default 0x1400
 209 endif