| blob | d6e2339da208f02593659e485215d126c69fae85 |
2 /* -*- c -*- */
3 #include <stdio.h>
4 #include <stdlib.h>
5 #include <string.h>
14 {
21 #define ID(x) rl78->id = RLO_##x, rl78->lineno = __LINE__
22 #define OP(n,t,r,a) (rl78->op[n].type = t, \
23 rl78->op[n].reg = r, \
24 rl78->op[n].addend = a )
25 #define OPX(n,t,r1,r2,a) \
26 (rl78->op[n].type = t, \
27 rl78->op[n].reg = r1, \
28 rl78->op[n].reg2 = r2, \
29 rl78->op[n].addend = a )
31 #define W() rl78->size = RL78_Word
33 #define AU ATTRIBUTE_UNUSED
34 #define GETBYTE() (ld->op [ld->rl78->n_bytes++] = ld->getbyte (ld->ptr))
35 #define B ((unsigned long) GETBYTE())
37 #define SYNTAX(x) rl78->syntax = x
39 #define UNSUPPORTED() \
42 #define RB(x) ((x)+RL78_Reg_X)
43 #define RW(x) ((x)+RL78_Reg_AX)
45 #define Fz rl78->flags = RL78_PSW_Z
46 #define Fza rl78->flags = RL78_PSW_Z | RL78_PSW_AC
47 #define Fzc rl78->flags = RL78_PSW_Z | RL78_PSW_CY
48 #define Fzac rl78->flags = RL78_PSW_Z | RL78_PSW_AC | RL78_PSW_CY
49 #define Fa rl78->flags = RL78_PSW_AC
50 #define Fc rl78->flags = RL78_PSW_CY
51 #define Fac rl78->flags = RL78_PSW_AC | RL78_PSW_CY
53 #define IMMU(bytes) immediate (bytes, 0, ld)
54 #define IMMS(bytes) immediate (bytes, 1, ld)
56 static int
58 {
62 {
84 }
86 }
88 #define DC(c) OP (0, RL78_Operand_Immediate, 0, c)
89 #define DR(r) OP (0, RL78_Operand_Register, RL78_Reg_##r, 0)
90 #define DRB(r) OP (0, RL78_Operand_Register, RB(r), 0)
91 #define DRW(r) OP (0, RL78_Operand_Register, RW(r), 0)
92 #define DM(r,a) OP (0, RL78_Operand_Indirect, RL78_Reg_##r, a)
93 #define DM2(r1,r2,a) OPX (0, RL78_Operand_Indirect, RL78_Reg_##r1, RL78_Reg_##r2, a)
94 #define DE() rl78->op[0].use_es = 1
95 #define DB(b) set_bit (rl78->op, b)
96 #define DCY() DR(PSW); DB(0)
97 #define DPUSH() OP (0, RL78_Operand_PreDec, RL78_Reg_SP, 0);
99 #define SC(c) OP (1, RL78_Operand_Immediate, 0, c)
100 #define SR(r) OP (1, RL78_Operand_Register, RL78_Reg_##r, 0)
101 #define SRB(r) OP (1, RL78_Operand_Register, RB(r), 0)
102 #define SRW(r) OP (1, RL78_Operand_Register, RW(r), 0)
103 #define SM(r,a) OP (1, RL78_Operand_Indirect, RL78_Reg_##r, a)
104 #define SM2(r1,r2,a) OPX (1, RL78_Operand_Indirect, RL78_Reg_##r1, RL78_Reg_##r2, a)
105 #define SE() rl78->op[1].use_es = 1
106 #define SB(b) set_bit (rl78->op+1, b)
107 #define SCY() SR(PSW); SB(0)
108 #define COND(c) rl78->op[1].condition = RL78_Condition_##c
109 #define SPOP() OP (1, RL78_Operand_PostInc, RL78_Reg_SP, 0);
111 static void
113 {
124 }
125 }
127 static int
129 {
133 }
135 static int
137 {
139 }
141 #define SADDR saddr (IMMU (1))
142 #define SFR sfr (IMMU (1))
144 int
149 {
162 start_again:
164 /* Byte registers, not including A. */
165 /* Word registers, not including AX. */
167 /*----------------------------------------------------------------------*/
168 /* ES: prefix */
172 {
174 {
175 /** 0000 0000 nop */
177 {
181 }
186 /*----------------------------------------------------------------------*/
188 }
194 {
195 /** 0000 0rw1 addw %0, %1 */
199 {
204 }
209 }
212 {
213 /** 0000 0010 addw %0, %e1%!1 */
215 {
219 }
224 }
227 {
228 /** 0000 0100 addw %0, #%1 */
230 {
234 }
239 }
242 {
243 /** 0000 0110 addw %0, %1 */
245 {
249 }
254 }
257 {
258 /** 0000 1000 xch a, x */
260 {
264 }
269 /*----------------------------------------------------------------------*/
271 }
274 {
275 /** 0000 1001 mov %0, %e1%1 */
277 {
281 }
286 }
289 {
290 /** 0000 1010 add %0, #%1 */
292 {
296 }
301 /*----------------------------------------------------------------------*/
303 }
306 {
307 /** 0000 1011 add %0, %1 */
309 {
313 }
318 }
321 {
322 /** 0000 1100 add %0, #%1 */
324 {
328 }
333 }
336 {
337 /** 0000 1101 add %0, %e1%1 */
339 {
343 }
348 }
351 {
352 /** 0000 1110 add %0, %e1%1 */
354 {
358 }
363 }
366 {
367 /** 0000 1111 add %0, %e1%!1 */
369 {
373 }
378 }
381 {
382 /** 0001 0000 addw %0, #%1 */
384 {
388 }
393 /*----------------------------------------------------------------------*/
395 }
398 {
399 /** 0001 0001 es: */
401 {
405 }
409 op ++;
410 pc ++;
413 /*----------------------------------------------------------------------*/
415 }
420 {
421 /** 0001 0ra0 movw %0, %1 */
425 {
430 }
435 }
440 {
441 /** 0001 0ra1 movw %0, %1 */
445 {
450 }
455 }
458 {
459 /** 0001 1000 mov %e0%0, %1 */
461 {
465 }
470 }
473 {
474 /** 0001 1001 mov %e0%0, #%1 */
476 {
480 }
485 }
488 {
489 /** 0001 1010 addc %0, #%1 */
491 {
495 }
500 /*----------------------------------------------------------------------*/
502 }
505 {
506 /** 0001 1011 addc %0, %1 */
508 {
512 }
517 }
520 {
521 /** 0001 1100 addc %0, #%1 */
523 {
527 }
532 }
535 {
536 /** 0001 1101 addc %0, %e1%1 */
538 {
542 }
547 }
550 {
551 /** 0001 1110 addc %0, %e1%1 */
553 {
557 }
562 }
565 {
566 /** 0001 1111 addc %0, %e1%!1 */
568 {
572 }
577 }
580 {
581 /** 0010 0000 subw %0, #%1 */
583 {
587 }
592 /*----------------------------------------------------------------------*/
594 }
600 {
601 /** 0010 0rw1 subw %0, %1 */
605 {
610 }
615 }
618 {
619 /** 0010 0010 subw %0, %e1%!1 */
621 {
625 }
630 }
633 {
634 /** 0010 0100 subw %0, #%1 */
636 {
640 }
645 }
648 {
649 /** 0010 0110 subw %0, %1 */
651 {
655 }
660 }
663 {
664 /** 0010 1000 mov %e0%0, %1 */
666 {
670 }
675 }
678 {
679 /** 0010 1001 mov %0, %e1%1 */
681 {
685 }
690 }
693 {
694 /** 0010 1010 sub %0, #%1 */
696 {
700 }
705 /*----------------------------------------------------------------------*/
707 }
710 {
711 /** 0010 1011 sub %0, %1 */
713 {
717 }
722 }
725 {
726 /** 0010 1100 sub %0, #%1 */
728 {
732 }
737 }
740 {
741 /** 0010 1101 sub %0, %e1%1 */
743 {
747 }
752 }
755 {
756 /** 0010 1110 sub %0, %e1%1 */
758 {
762 }
767 }
770 {
771 /** 0010 1111 sub %0, %e1%!1 */
773 {
777 }
782 }
788 {
789 /** 0011 0rg0 movw %0, #%1 */
793 {
798 }
803 }
808 {
810 {
811 /** 0011 0001 0bit 0000 btclr %s1, $%a0 */
815 {
820 }
825 /*----------------------------------------------------------------------*/
827 }
830 {
831 /** 0011 0001 0bit 0001 btclr %1, $%a0 */
835 {
840 }
845 }
848 {
849 /** 0011 0001 0bit 0010 bt %s1, $%a0 */
853 {
858 }
863 /*----------------------------------------------------------------------*/
865 }
868 {
869 /** 0011 0001 0bit 0011 bt %1, $%a0 */
873 {
878 }
883 }
886 {
887 /** 0011 0001 0bit 0100 bf %s1, $%a0 */
891 {
896 }
901 /*----------------------------------------------------------------------*/
903 }
906 {
907 /** 0011 0001 0bit 0101 bf %1, $%a0 */
911 {
916 }
921 }
924 {
925 /** 0011 0001 0cnt 0111 shl %0, %1 */
929 {
934 }
939 }
942 {
943 /** 0011 0001 0cnt 1000 shl %0, %1 */
947 {
952 }
957 }
960 {
961 /** 0011 0001 0cnt 1001 shl %0, %1 */
965 {
970 }
975 }
978 {
979 /** 0011 0001 0cnt 1010 shr %0, %1 */
983 {
988 }
993 }
996 {
997 /** 0011 0001 0cnt 1011 sar %0, %1 */
1001 {
1006 }
1011 }
1015 {
1016 /** 0011 0001 wcnt 1100 shlw %0, %1 */
1020 {
1025 }
1030 /*----------------------------------------------------------------------*/
1032 }
1036 {
1037 /** 0011 0001 wcnt 1101 shlw %0, %1 */
1041 {
1046 }
1051 }
1055 {
1056 /** 0011 0001 wcnt 1110 shrw %0, %1 */
1060 {
1065 }
1070 /*----------------------------------------------------------------------*/
1072 }
1076 {
1077 /** 0011 0001 wcnt 1111 sarw %0, %1 */
1081 {
1086 }
1091 /*----------------------------------------------------------------------*/
1093 }
1096 {
1097 /** 0011 0001 1bit 0000 btclr %s1, $%a0 */
1101 {
1106 }
1111 }
1114 {
1115 /** 0011 0001 1bit 0001 btclr %e1%1, $%a0 */
1119 {
1124 }
1129 }
1132 {
1133 /** 0011 0001 1bit 0010 bt %s1, $%a0 */
1137 {
1142 }
1147 }
1150 {
1151 /** 0011 0001 1bit 0011 bt %e1%1, $%a0 */
1155 {
1160 }
1165 }
1168 {
1169 /** 0011 0001 1bit 0100 bf %s1, $%a0 */
1173 {
1178 }
1183 }
1186 {
1187 /** 0011 0001 1bit 0101 bf %e1%1, $%a0 */
1191 {
1196 }
1201 }
1204 }
1209 {
1210 /** 0011 0ra1 xchw %0, %1 */
1214 {
1219 }
1224 /*----------------------------------------------------------------------*/
1226 }
1229 {
1230 /** 0011 1000 mov %e0%0, #%1 */
1232 {
1236 }
1241 }
1244 {
1245 /** 0011 1001 mov %e0%0, #%1 */
1247 {
1251 }
1256 }
1259 {
1260 /** 0011 1010 subc %0, #%1 */
1262 {
1266 }
1271 /*----------------------------------------------------------------------*/
1273 }
1276 {
1277 /** 0011 1011 subc %0, %1 */
1279 {
1283 }
1288 }
1291 {
1292 /** 0011 1100 subc %0, #%1 */
1294 {
1298 }
1303 }
1306 {
1307 /** 0011 1101 subc %0, %e1%1 */
1309 {
1313 }
1318 }
1321 {
1322 /** 0011 1110 subc %0, %e1%1 */
1324 {
1328 }
1333 }
1336 {
1337 /** 0011 1111 subc %0, %e1%!1 */
1339 {
1343 }
1348 }
1351 {
1352 /** 0100 0000 cmp %e0%!0, #%1 */
1354 {
1358 }
1363 }
1366 {
1367 /** 0100 0001 mov %0, #%1 */
1369 {
1373 }
1378 }
1381 {
1382 /** 0100 0010 cmpw %0, %e1%!1 */
1384 {
1388 }
1393 }
1398 {
1399 /** 0100 0ra1 cmpw %0, %1 */
1403 {
1408 }
1413 }
1416 {
1417 /** 0100 0100 cmpw %0, #%1 */
1419 {
1423 }
1428 }
1431 {
1432 /** 0100 0110 cmpw %0, %1 */
1434 {
1438 }
1443 /*----------------------------------------------------------------------*/
1445 }
1448 {
1449 /** 0100 1000 mov %e0%0, %1 */
1451 {
1455 }
1460 }
1463 {
1464 /** 0100 1001 mov %0, %e1%1 */
1466 {
1470 }
1475 }
1478 {
1479 /** 0100 1010 cmp %0, #%1 */
1481 {
1485 }
1490 }
1493 {
1494 /** 0100 1011 cmp %0, %1 */
1496 {
1500 }
1505 /*----------------------------------------------------------------------*/
1507 }
1510 {
1511 /** 0100 1100 cmp %0, #%1 */
1513 {
1517 }
1522 }
1525 {
1526 /** 0100 1101 cmp %0, %e1%1 */
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1532 }
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1540 {
1541 /** 0100 1110 cmp %0, %e1%1 */
1543 {
1547 }
1552 }
1555 {
1556 /** 0100 1111 cmp %0, %e1%!1 */
1558 {
1562 }
1567 }
1577 {
1578 /** 0101 0reg mov %0, #%1 */
1582 {
1587 }
1592 }
1595 {
1596 /** 0101 1000 movw %e0%0, %1 */
1598 {
1602 }
1607 }
1610 {
1611 /** 0101 1001 movw %0, %e1%1 */
1613 {
1617 }
1622 }
1625 {
1626 /** 0101 1010 and %0, #%1 */
1628 {
1632 }
1637 /*----------------------------------------------------------------------*/
1639 }
1642 {
1643 /** 0101 1011 and %0, %1 */
1645 {
1649 }
1654 }
1657 {
1658 /** 0101 1100 and %0, #%1 */
1660 {
1664 }
1669 }
1672 {
1673 /** 0101 1101 and %0, %e1%1 */
1675 {
1679 }
1684 }
1687 {
1688 /** 0101 1110 and %0, %e1%1 */
1690 {
1694 }
1699 }
1702 {
1703 /** 0101 1111 and %0, %e1%!1 */
1705 {
1709 }
1714 }
1723 {
1724 /** 0110 0rba mov %0, %1 */
1728 {
1733 }
1738 }
1743 {
1752 {
1753 /** 0110 0001 0000 0reg add %0, %1 */
1757 {
1762 }
1767 }
1776 {
1777 /** 0110 0001 0000 1rba add %0, %1 */
1781 {
1786 }
1791 }
1794 {
1795 /** 0110 0001 0000 1001 addw %0, %e1%1 */
1797 {
1801 }
1806 }
1816 {
1817 /** 0110 0001 0001 0reg addc %0, %1 */
1821 {
1826 }
1831 }
1840 {
1841 /** 0110 0001 0001 1rba addc %0, %1 */
1845 {
1850 }
1855 }
1865 {
1866 /** 0110 0001 0010 0reg sub %0, %1 */
1870 {
1875 }
1880 }
1889 {
1890 /** 0110 0001 0010 1rba sub %0, %1 */
1894 {
1899 }
1904 }
1907 {
1908 /** 0110 0001 0010 1001 subw %0, %e1%1 */
1910 {
1914 }
1919 }
1929 {
1930 /** 0110 0001 0011 0reg subc %0, %1 */
1934 {
1939 }
1944 }
1953 {
1954 /** 0110 0001 0011 1rba subc %0, %1 */
1958 {
1963 }
1968 }
1978 {
1979 /** 0110 0001 0100 0reg cmp %0, %1 */
1983 {
1988 }
1993 }
2002 {
2003 /** 0110 0001 0100 1rba cmp %0, %1 */
2007 {
2012 }
2017 }
2020 {
2021 /** 0110 0001 0100 1001 cmpw %0, %e1%1 */
2023 {
2027 }
2032 }
2042 {
2043 /** 0110 0001 0101 0reg and %0, %1 */
2047 {
2052 }
2057 }
2066 {
2067 /** 0110 0001 0101 1rba and %0, %1 */
2071 {
2076 }
2081 }
2084 {
2085 /** 0110 0001 0101 1001 inc %e0%0 */
2087 {
2091 }
2096 }
2106 {
2107 /** 0110 0001 0110 0reg or %0, %1 */
2111 {
2116 }
2121 }
2130 {
2131 /** 0110 0001 0110 1rba or %0, %1 */
2135 {
2140 }
2145 }
2148 {
2149 /** 0110 0001 0110 1001 dec %e0%0 */
2151 {
2155 }
2160 }
2170 {
2171 /** 0110 0001 0111 0reg xor %0, %1 */
2175 {
2180 }
2185 }
2194 {
2195 /** 0110 0001 0111 1rba xor %0, %1 */
2199 {
2204 }
2209 }
2212 {
2213 /** 0110 0001 0111 1001 incw %e0%0 */
2215 {
2219 }
2224 }
2228 {
2229 /** 0110 0001 1000 000 add %0, %e1%1 */
2231 {
2235 }
2240 }
2243 {
2244 /** 0110 0001 1000 0010 add %0, %e1%1 */
2246 {
2250 }
2255 }
2289 {
2290 /** 0110 0001 1nnn 01mm callt [%x0] */
2296 {
2302 }
2307 /*----------------------------------------------------------------------*/
2309 }
2318 {
2319 /** 0110 0001 1000 1reg xch %0, %1 */
2323 {
2328 }
2331 /* Note: DECW uses reg == X, so this must follow DECW */
2334 }
2337 {
2338 /** 0110 0001 1000 1001 decw %e0%0 */
2340 {
2344 }
2349 }
2352 {
2353 /** 0110 0001 1001 0000 addc %0, %e1%1 */
2355 {
2359 }
2364 }
2367 {
2368 /** 0110 0001 1001 0010 addc %0, %e1%1 */
2370 {
2374 }
2379 }
2383 {
2384 /** 0110 0001 1010 000 sub %0, %e1%1 */
2386 {
2390 }
2395 }
2398 {
2399 /** 0110 0001 1010 0010 sub %0, %e1%1 */
2401 {
2405 }
2410 }
2413 {
2414 /** 0110 0001 1010 1000 xch %0, %1 */
2416 {
2420 }
2425 }
2428 {
2429 /** 0110 0001 1010 1001 xch %0, %e1%1 */
2431 {
2435 }
2440 }
2443 {
2444 /** 0110 0001 1010 1010 xch %0, %e1%!1 */
2446 {
2450 }
2455 }
2458 {
2459 /** 0110 0001 1010 1011 xch %0, %1 */
2461 {
2465 }
2470 }
2473 {
2474 /** 0110 0001 1010 1100 xch %0, %e1%1 */
2476 {
2480 }
2485 }
2488 {
2489 /** 0110 0001 1010 1101 xch %0, %e1%1 */
2491 {
2495 }
2500 }
2503 {
2504 /** 0110 0001 1010 1110 xch %0, %e1%1 */
2506 {
2510 }
2515 }
2518 {
2519 /** 0110 0001 1010 1111 xch %0, %e1%1 */
2521 {
2525 }
2530 }
2533 {
2534 /** 0110 0001 1011 0000 subc %0, %e1%1 */
2536 {
2540 }
2545 }
2548 {
2549 /** 0110 0001 1011 0010 subc %0, %e1%1 */
2551 {
2555 }
2560 }
2563 {
2564 /** 0110 0001 1011 1000 mov %0, %1 */
2566 {
2570 }
2575 }
2578 {
2579 /** 0110 0001 1011 1001 xch %0, %e1%1 */
2581 {
2585 }
2590 }
2593 {
2594 /** 0110 0001 1100 0000 cmp %0, %e1%1 */
2596 {
2600 }
2605 }
2608 {
2609 /** 0110 0001 1100 0010 cmp %0, %e1%1 */
2611 {
2615 }
2620 }
2623 {
2624 /** 0110 0001 1100 0011 bh $%a0 */
2626 {
2630 }
2635 }
2638 {
2639 /** 0110 0001 1100 1000 sk%c1 */
2641 {
2645 }
2650 }
2653 {
2654 /** 0110 0001 1100 1001 mov %0, %e1%1 */
2656 {
2660 }
2665 }
2671 {
2672 /** 0110 0001 11rg 1010 call %0 */
2676 {
2681 }
2686 }
2689 {
2690 /** 0110 0001 1100 1011 br ax */
2692 {
2696 }
2701 /*----------------------------------------------------------------------*/
2703 }
2706 {
2707 /** 0110 0001 1100 1100 brk */
2709 {
2713 }
2718 /*----------------------------------------------------------------------*/
2720 }
2723 {
2724 /** 0110 0001 1100 1101 pop %s0 */
2726 {
2730 }
2735 /*----------------------------------------------------------------------*/
2737 }
2740 {
2741 /** 0110 0001 1100 1110 movs %e0%0, %1 */
2743 {
2747 }
2752 /*----------------------------------------------------------------------*/
2754 }
2760 {
2761 /** 0110 0001 11rb 1111 sel rb%1 */
2765 {
2770 }
2775 /*----------------------------------------------------------------------*/
2777 }
2780 {
2781 /** 0110 0001 1101 0000 and %0, %e1%1 */
2783 {
2787 }
2792 }
2795 {
2796 /** 0110 0001 1101 0010 and %0, %e1%1 */
2798 {
2802 }
2807 }
2810 {
2811 /** 0110 0001 1101 0011 bnh $%a0 */
2813 {
2817 }
2822 }
2825 {
2826 /** 0110 0001 1101 1000 sk%c1 */
2828 {
2832 }
2837 }
2840 {
2841 /** 0110 0001 1101 1001 mov %e0%0, %1 */
2843 {
2847 }
2852 }
2855 {
2856 /** 0110 0001 1101 1011 ror %0, %1 */
2858 {
2862 }
2867 }
2870 {
2871 /** 0110 0001 1101 1100 rolc %0, %1 */
2873 {
2877 }
2882 }
2885 {
2886 /** 0110 0001 1101 1101 push %s1 */
2888 {
2892 }
2897 /*----------------------------------------------------------------------*/
2899 }
2902 {
2903 /** 0110 0001 1101 1110 cmps %0, %e1%1 */
2905 {
2909 }
2914 /*----------------------------------------------------------------------*/
2916 }
2919 {
2920 /** 0110 0001 1110 0000 or %0, %e1%1 */
2922 {
2926 }
2931 }
2934 {
2935 /** 0110 0001 1110 0010 or %0, %e1%1 */
2937 {
2941 }
2946 }
2949 {
2950 /** 0110 0001 1110 0011 sk%c1 */
2952 {
2956 }
2961 }
2964 {
2965 /** 0110 0001 1110 1000 sk%c1 */
2967 {
2971 }
2976 /*----------------------------------------------------------------------*/
2978 }
2981 {
2982 /** 0110 0001 1110 1001 mov %0, %e1%1 */
2984 {
2988 }
2993 }
2996 {
2997 /** 0110 0001 1110 1011 rol %0, %1 */
2999 {
3003 }
3008 }
3011 {
3012 /** 0110 0001 1110 1100 retb */
3014 {
3018 }
3023 /*----------------------------------------------------------------------*/
3025 }
3028 {
3029 /** 0110 0001 1110 1101 halt */
3031 {
3035 }
3040 /*----------------------------------------------------------------------*/
3042 }
3046 {
3047 /** 0110 0001 111r 1110 rolwc %0, %1 */
3051 {
3056 }
3061 }
3064 {
3065 /** 0110 0001 1111 0000 xor %0, %e1%1 */
3067 {
3071 }
3076 }
3079 {
3080 /** 0110 0001 1111 0010 xor %0, %e1%1 */
3082 {
3086 }
3091 }
3094 {
3095 /** 0110 0001 1111 0011 sk%c1 */
3097 {
3101 }
3106 }
3109 {
3110 /** 0110 0001 1111 1000 sk%c1 */
3112 {
3116 }
3121 }
3124 {
3125 /** 0110 0001 1111 1001 mov %e0%0, %1 */
3127 {
3131 }
3136 }
3139 {
3140 /** 0110 0001 1111 1011 rorc %0, %1 */
3142 {
3146 }
3151 /*----------------------------------------------------------------------*/
3153 /* Note that the branch insns need to be listed before the shift
3154 ones, as "shift count of zero" means "branch insn" */
3156 }
3159 {
3160 /** 0110 0001 1111 1100 reti */
3162 {
3166 }
3171 }
3174 {
3175 /** 0110 0001 1111 1101 stop */
3177 {
3181 }
3186 /*----------------------------------------------------------------------*/
3188 }
3191 }
3194 {
3195 /** 0110 1000 movw %e0%0, %1 */
3197 {
3201 }
3206 }
3209 {
3210 /** 0110 1001 movw %0, %e1%1 */
3212 {
3216 }
3221 }
3224 {
3225 /** 0110 1010 or %0, #%1 */
3227 {
3231 }
3236 /*----------------------------------------------------------------------*/
3238 }
3241 {
3242 /** 0110 1011 or %0, %1 */
3244 {
3248 }
3253 }
3256 {
3257 /** 0110 1100 or %0, #%1 */
3259 {
3263 }
3268 }
3271 {
3272 /** 0110 1101 or %0, %e1%1 */
3274 {
3278 }
3283 }
3286 {
3287 /** 0110 1110 or %0, %e1%1 */
3289 {
3293 }
3298 }
3301 {
3302 /** 0110 1111 or %0, %e1%!1 */
3304 {
3308 }
3313 }
3322 {
3323 /** 0111 0rba mov %0, %1 */
3327 {
3332 }
3337 }
3342 {
3351 {
3352 /** 0111 0001 0bit 0000 set1 %e0%!0 */
3356 {
3361 }
3366 }
3376 {
3377 /** 0111 0001 0bit 0001 mov1 %0, cy */
3381 {
3386 }
3391 }
3401 {
3402 /** 0111 0001 0bit 0010 set1 %0 */
3406 {
3411 }
3416 /*----------------------------------------------------------------------*/
3418 }
3428 {
3429 /** 0111 0001 0bit 0011 clr1 %0 */
3433 {
3438 }
3443 /*----------------------------------------------------------------------*/
3445 }
3455 {
3456 /** 0111 0001 0bit 0100 mov1 cy, %1 */
3460 {
3465 }
3470 }
3480 {
3481 /** 0111 0001 0bit 0101 and1 cy, %s1 */
3485 {
3490 }
3495 /*----------------------------------------------------------------------*/
3497 /* Note that the branch insns need to be listed before the shift
3498 ones, as "shift count of zero" means "branch insn" */
3500 }
3510 {
3511 /** 0111 0001 0bit 0110 or1 cy, %s1 */
3515 {
3520 }
3525 /*----------------------------------------------------------------------*/
3527 }
3537 {
3538 /** 0111 0001 0bit 0111 xor1 cy, %s1 */
3542 {
3547 }
3552 /*----------------------------------------------------------------------*/
3554 }
3564 {
3565 /** 0111 0001 0bit 1000 clr1 %e0%!0 */
3569 {
3574 }
3579 }
3589 {
3590 /** 0111 0001 0bit 1001 mov1 %s0, cy */
3594 {
3599 }
3604 /*----------------------------------------------------------------------*/
3606 }
3616 {
3617 /** 0111 0001 0bit 1010 set1 %s0 */
3621 {
3626 }
3634 }
3644 {
3645 /** 0111 0001 0bit 1011 clr1 %s0 */
3649 {
3654 }
3662 }
3672 {
3673 /** 0111 0001 0bit 1100 mov1 cy, %s1 */
3677 {
3682 }
3687 }
3697 {
3698 /** 0111 0001 0bit 1101 and1 cy, %s1 */
3702 {
3707 }
3712 }
3722 {
3723 /** 0111 0001 0bit 1110 or1 cy, %s1 */
3727 {
3732 }
3737 }
3747 {
3748 /** 0111 0001 0bit 1111 xor1 cy, %s1 */
3752 {
3757 }
3762 }
3765 {
3766 /** 0111 0001 1000 0000 set1 cy */
3768 {
3772 }
3777 }
3787 {
3788 /** 0111 0001 1bit 0001 mov1 %e0%0, cy */
3792 {
3797 }
3802 }
3812 {
3813 /** 0111 0001 1bit 0010 set1 %e0%0 */
3817 {
3822 }
3827 }
3837 {
3838 /** 0111 0001 1bit 0011 clr1 %e0%0 */
3842 {
3847 }
3852 }
3862 {
3863 /** 0111 0001 1bit 0100 mov1 cy, %e1%1 */
3867 {
3872 }
3877 }
3887 {
3888 /** 0111 0001 1bit 0101 and1 cy, %e1%1 */
3892 {
3897 }
3902 }
3912 {
3913 /** 0111 0001 1bit 0110 or1 cy, %e1%1 */
3917 {
3922 }
3927 }
3937 {
3938 /** 0111 0001 1bit 0111 xor1 cy, %e1%1 */
3942 {
3947 }
3952 }
3955 {
3956 /** 0111 0001 1000 1000 clr1 cy */
3958 {
3962 }
3967 }
3977 {
3978 /** 0111 0001 1bit 1001 mov1 %e0%0, cy */
3982 {
3987 }
3992 }
4002 {
4003 /** 0111 0001 1bit 1010 set1 %0 */
4007 {
4012 }
4017 }
4027 {
4028 /** 0111 0001 1bit 1011 clr1 %0 */
4032 {
4037 }
4042 }
4052 {
4053 /** 0111 0001 1bit 1100 mov1 cy, %e1%1 */
4057 {
4062 }
4067 }
4077 {
4078 /** 0111 0001 1bit 1101 and1 cy, %1 */
4082 {
4087 }
4092 }
4102 {
4103 /** 0111 0001 1bit 1110 or1 cy, %1 */
4107 {
4112 }
4117 }
4127 {
4128 /** 0111 0001 1bit 1111 xor1 cy, %1 */
4132 {
4137 }
4142 }
4145 }
4148 {
4149 /** 0111 1000 movw %e0%0, %1 */
4151 {
4155 }
4160 }
4163 {
4164 /** 0111 1001 movw %0, %e1%1 */
4166 {
4170 }
4175 }
4178 {
4179 /** 0111 1010 xor %0, #%1 */
4181 {
4185 }
4190 /*----------------------------------------------------------------------*/
4192 }
4195 {
4196 /** 0111 1011 xor %0, %1 */
4198 {
4202 }
4207 }
4210 {
4211 /** 0111 1100 xor %0, #%1 */
4213 {
4217 }
4222 }
4225 {
4226 /** 0111 1101 xor %0, %e1%1 */
4228 {
4232 }
4237 }
4240 {
4241 /** 0111 1110 xor %0, %e1%1 */
4243 {
4247 }
4252 }
4255 {
4256 /** 0111 1111 xor %0, %e1%!1 */
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4262 }
4267 }
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4278 /** 1000 0reg inc %0 */
4282 {
4287 }
4292 }
4295 {
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4302 }
4307 }
4310 {
4311 /** 1000 1001 mov %0, %e1%1 */
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