bb/dtflop-msmo_test.net

   1 * Z:\trinary\code\circuits\dtflop-ms_test.asc\r
   2 Vclk CLK 0 PULSE(-5 5 0 1p 1p 10n 20n)\r
   3 Vd D 0 PWL(0 0 1n 0 5n -5 8n -5 9n 0 10n 0 11n 5 21n 5 22n 0 24n 0 25n -5 34n -5 35n -5 40n -5 41n -5 42n 0 43n 5 44n 5 45n -5 46n 0 47n -5 48n 0)\r
   4 XX1 $G_Vdd $G_Vss tpower\r
   5 Xflipflop D CLK Q dtflop-ms\r
   6 \r
   7 * block symbol definitions\r
   8 .subckt tpower Vdd Vss\r
   9 Vdd Vdd 0 5V\r
  10 Vss 0 Vss 5V\r
  11 .ends tpower\r
  12 \r
  13 .subckt dtflop-ms D C Q\r
  14 XX2 tg_master _Q_master sti\r
  15 XX4 tg_D tg_master sti\r
  16 XX3 tg_slave Q sti\r
  17 XX1 Q _Q_slave sti\r
  18 XXB _Q_master tg_D C tg\r
  19 XXC tg_slave tg_master C tg\r
  20 XXA D tg_D _C tg\r
  21 XXD _Q_slave tg_slave _C tg\r
  22 XX5 C _C sti\r
  23 .ends dtflop-ms\r
  24 \r
  25 .subckt sti IN OUT\r
  26 Xinv IN NC_01 OUT NC_02 tinv\r
  27 .ends sti\r
  28 \r
  29 .subckt tg IN_OUT OUT_IN CONTROL\r
  30 M1 OUT_IN _C IN_OUT $G_Vdd CD4007P\r
  31 M2 IN_OUT C OUT_IN $G_Vss CD4007N\r
  32 M3 $G_Vdd CONTROL _C $G_Vdd CD4007P\r
  33 M4 _C CONTROL $G_Vss $G_Vss CD4007N\r
  34 M5 $G_Vdd _C C $G_Vdd CD4007P\r
  35 M6 C _C $G_Vss $G_Vss CD4007N\r
  36 .ends tg\r
  37 \r
  38 .subckt tinv Vin PTI_Out STI_Out NTI_Out\r
  39 RP PTI_Out STI_Out 12k\r
  40 RN STI_Out NTI_Out 12k\r
  41 MN NTI_Out Vin $G_Vss $G_Vss CD4007N\r
  42 MP PTI_Out Vin $G_Vdd $G_Vdd CD4007P\r
  43 .ends tinv\r
  44 \r
  45 .model NMOS NMOS\r
  46 .model PMOS PMOS\r
  47 .lib C:\PROGRA~1\LTC\SwCADIII\lib\cmp\standard.mos\r
  48 .tran 50n\r
  49 .backanno\r
  50 .end\r