target/arm/sve.decode

   1 # AArch64 SVE instruction descriptions
   2 #
   3 #  Copyright (c) 2017 Linaro, Ltd
   4 #
   5 # This library is free software; you can redistribute it and/or
   6 # modify it under the terms of the GNU Lesser General Public
   7 # License as published by the Free Software Foundation; either
   8 # version 2 of the License, or (at your option) any later version.
   9 #
  10 # This library is distributed in the hope that it will be useful,
  11 # but WITHOUT ANY WARRANTY; without even the implied warranty of
  12 # MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  13 # Lesser General Public License for more details.
  14 #
  15 # You should have received a copy of the GNU Lesser General Public
  16 # License along with this library; if not, see <http://www.gnu.org/licenses/>.
  17
  18 #
  19 # This file is processed by scripts/decodetree.py
  20 #
  21
  22 ###########################################################################
  23 # Named fields.  These are primarily for disjoint fields.
  24
  25 %imm4_16_p1     16:4 !function=plus1
  26 %imm6_22_5      22:1 5:5
  27 %imm7_22_16     22:2 16:5
  28 %imm8_16_10     16:5 10:3
  29 %imm9_16_10     16:s6 10:3
  30
  31 # A combination of tsz:imm3 -- extract esize.
  32 %tszimm_esz     22:2 5:5 !function=tszimm_esz
  33 # A combination of tsz:imm3 -- extract (2 * esize) - (tsz:imm3)
  34 %tszimm_shr     22:2 5:5 !function=tszimm_shr
  35 # A combination of tsz:imm3 -- extract (tsz:imm3) - esize
  36 %tszimm_shl     22:2 5:5 !function=tszimm_shl
  37
  38 # Similarly for the tszh/tszl pair at 22/16 for zzi
  39 %tszimm16_esz   22:2 16:5 !function=tszimm_esz
  40 %tszimm16_shr   22:2 16:5 !function=tszimm_shr
  41 %tszimm16_shl   22:2 16:5 !function=tszimm_shl
  42
  43 # Signed 8-bit immediate, optionally shifted left by 8.
  44 %sh8_i8s        5:9 !function=expand_imm_sh8s
  45
  46 # Either a copy of rd (at bit 0), or a different source
  47 # as propagated via the MOVPRFX instruction.
  48 %reg_movprfx    0:5
  49
  50 ###########################################################################
  51 # Named attribute sets.  These are used to make nice(er) names
  52 # when creating helpers common to those for the individual
  53 # instruction patterns.
  54
  55 &rr_esz         rd rn esz
  56 &rri            rd rn imm
  57 &rr_dbm         rd rn dbm
  58 &rrri           rd rn rm imm
  59 &rri_esz        rd rn imm esz
  60 &rrr_esz        rd rn rm esz
  61 &rpr_esz        rd pg rn esz
  62 &rprr_s         rd pg rn rm s
  63 &rprr_esz       rd pg rn rm esz
  64 &rprrr_esz      rd pg rn rm ra esz
  65 &rpri_esz       rd pg rn imm esz
  66 &ptrue          rd esz pat s
  67 &incdec_cnt     rd pat esz imm d u
  68 &incdec2_cnt    rd rn pat esz imm d u
  69
  70 ###########################################################################
  71 # Named instruction formats.  These are generally used to
  72 # reduce the amount of duplication between instruction patterns.
  73
  74 # Two operand with unused vector element size
  75 @pd_pn_e0       ........ ........ ....... rn:4 . rd:4           &rr_esz esz=0
  76
  77 # Two operand
  78 @pd_pn          ........ esz:2 .. .... ....... rn:4 . rd:4      &rr_esz
  79 @rd_rn          ........ esz:2 ...... ...... rn:5 rd:5          &rr_esz
  80
  81 # Three operand with unused vector element size
  82 @rd_rn_rm_e0    ........ ... rm:5 ... ... rn:5 rd:5             &rrr_esz esz=0
  83
  84 # Three predicate operand, with governing predicate, flag setting
  85 @pd_pg_pn_pm_s  ........ . s:1 .. rm:4 .. pg:4 . rn:4 . rd:4    &rprr_s
  86
  87 # Three operand, vector element size
  88 @rd_rn_rm       ........ esz:2 . rm:5 ... ... rn:5 rd:5         &rrr_esz
  89 @pd_pn_pm       ........ esz:2 .. rm:4 ....... rn:4 . rd:4      &rrr_esz
  90 @rdn_rm         ........ esz:2 ...... ...... rm:5 rd:5 \
  91                 &rrr_esz rn=%reg_movprfx
  92
  93 # Three operand with "memory" size, aka immediate left shift
  94 @rd_rn_msz_rm   ........ ... rm:5 .... imm:2 rn:5 rd:5          &rrri
  95
  96 # Two register operand, with governing predicate, vector element size
  97 @rdn_pg_rm      ........ esz:2 ... ... ... pg:3 rm:5 rd:5 \
  98                 &rprr_esz rn=%reg_movprfx
  99 @rdm_pg_rn      ........ esz:2 ... ... ... pg:3 rn:5 rd:5 \
 100                 &rprr_esz rm=%reg_movprfx
 101
 102 # Three register operand, with governing predicate, vector element size
 103 @rda_pg_rn_rm   ........ esz:2 . rm:5  ... pg:3 rn:5 rd:5 \
 104                 &rprrr_esz ra=%reg_movprfx
 105 @rdn_pg_ra_rm   ........ esz:2 . rm:5  ... pg:3 ra:5 rd:5 \
 106                 &rprrr_esz rn=%reg_movprfx
 107
 108 # One register operand, with governing predicate, vector element size
 109 @rd_pg_rn       ........ esz:2 ... ... ... pg:3 rn:5 rd:5       &rpr_esz
 110
 111 # Two register operands with a 6-bit signed immediate.
 112 @rd_rn_i6       ........ ... rn:5 ..... imm:s6 rd:5             &rri
 113
 114 # Two register operand, one immediate operand, with predicate,
 115 # element size encoded as TSZHL.  User must fill in imm.
 116 @rdn_pg_tszimm  ........ .. ... ... ... pg:3 ..... rd:5 \
 117                 &rpri_esz rn=%reg_movprfx esz=%tszimm_esz
 118
 119 # Similarly without predicate.
 120 @rd_rn_tszimm   ........ .. ... ... ...... rn:5 rd:5 \
 121                 &rri_esz esz=%tszimm16_esz
 122
 123 # Two register operand, one immediate operand, with 4-bit predicate.
 124 # User must fill in imm.
 125 @rdn_pg4        ........ esz:2 .. pg:4 ... ........ rd:5 \
 126                 &rpri_esz rn=%reg_movprfx
 127
 128 # Two register operand, one encoded bitmask.
 129 @rdn_dbm        ........ .. .... dbm:13 rd:5 \
 130                 &rr_dbm rn=%reg_movprfx
 131
 132 # Basic Load/Store with 9-bit immediate offset
 133 @pd_rn_i9       ........ ........ ...... rn:5 . rd:4    \
 134                 &rri imm=%imm9_16_10
 135 @rd_rn_i9       ........ ........ ...... rn:5 rd:5      \
 136                 &rri imm=%imm9_16_10
 137
 138 # One register, pattern, and uint4+1.
 139 # User must fill in U and D.
 140 @incdec_cnt     ........ esz:2 .. .... ...... pat:5 rd:5 \
 141                 &incdec_cnt imm=%imm4_16_p1
 142 @incdec2_cnt    ........ esz:2 .. .... ...... pat:5 rd:5 \
 143                 &incdec2_cnt imm=%imm4_16_p1 rn=%reg_movprfx
 144
 145 ###########################################################################
 146 # Instruction patterns.  Grouped according to the SVE encodingindex.xhtml.
 147
 148 ### SVE Integer Arithmetic - Binary Predicated Group
 149
 150 # SVE bitwise logical vector operations (predicated)
 151 ORR_zpzz        00000100 .. 011 000 000 ... ..... .....   @rdn_pg_rm
 152 EOR_zpzz        00000100 .. 011 001 000 ... ..... .....   @rdn_pg_rm
 153 AND_zpzz        00000100 .. 011 010 000 ... ..... .....   @rdn_pg_rm
 154 BIC_zpzz        00000100 .. 011 011 000 ... ..... .....   @rdn_pg_rm
 155
 156 # SVE integer add/subtract vectors (predicated)
 157 ADD_zpzz        00000100 .. 000 000 000 ... ..... .....   @rdn_pg_rm
 158 SUB_zpzz        00000100 .. 000 001 000 ... ..... .....   @rdn_pg_rm
 159 SUB_zpzz        00000100 .. 000 011 000 ... ..... .....   @rdm_pg_rn # SUBR
 160
 161 # SVE integer min/max/difference (predicated)
 162 SMAX_zpzz       00000100 .. 001 000 000 ... ..... .....   @rdn_pg_rm
 163 UMAX_zpzz       00000100 .. 001 001 000 ... ..... .....   @rdn_pg_rm
 164 SMIN_zpzz       00000100 .. 001 010 000 ... ..... .....   @rdn_pg_rm
 165 UMIN_zpzz       00000100 .. 001 011 000 ... ..... .....   @rdn_pg_rm
 166 SABD_zpzz       00000100 .. 001 100 000 ... ..... .....   @rdn_pg_rm
 167 UABD_zpzz       00000100 .. 001 101 000 ... ..... .....   @rdn_pg_rm
 168
 169 # SVE integer multiply/divide (predicated)
 170 MUL_zpzz        00000100 .. 010 000 000 ... ..... .....   @rdn_pg_rm
 171 SMULH_zpzz      00000100 .. 010 010 000 ... ..... .....   @rdn_pg_rm
 172 UMULH_zpzz      00000100 .. 010 011 000 ... ..... .....   @rdn_pg_rm
 173 # Note that divide requires size >= 2; below 2 is unallocated.
 174 SDIV_zpzz       00000100 .. 010 100 000 ... ..... .....   @rdn_pg_rm
 175 UDIV_zpzz       00000100 .. 010 101 000 ... ..... .....   @rdn_pg_rm
 176 SDIV_zpzz       00000100 .. 010 110 000 ... ..... .....   @rdm_pg_rn # SDIVR
 177 UDIV_zpzz       00000100 .. 010 111 000 ... ..... .....   @rdm_pg_rn # UDIVR
 178
 179 ### SVE Integer Reduction Group
 180
 181 # SVE bitwise logical reduction (predicated)
 182 ORV             00000100 .. 011 000 001 ... ..... .....         @rd_pg_rn
 183 EORV            00000100 .. 011 001 001 ... ..... .....         @rd_pg_rn
 184 ANDV            00000100 .. 011 010 001 ... ..... .....         @rd_pg_rn
 185
 186 # SVE integer add reduction (predicated)
 187 # Note that saddv requires size != 3.
 188 UADDV           00000100 .. 000 001 001 ... ..... .....         @rd_pg_rn
 189 SADDV           00000100 .. 000 000 001 ... ..... .....         @rd_pg_rn
 190
 191 # SVE integer min/max reduction (predicated)
 192 SMAXV           00000100 .. 001 000 001 ... ..... .....         @rd_pg_rn
 193 UMAXV           00000100 .. 001 001 001 ... ..... .....         @rd_pg_rn
 194 SMINV           00000100 .. 001 010 001 ... ..... .....         @rd_pg_rn
 195 UMINV           00000100 .. 001 011 001 ... ..... .....         @rd_pg_rn
 196
 197 ### SVE Shift by Immediate - Predicated Group
 198
 199 # SVE bitwise shift by immediate (predicated)
 200 ASR_zpzi        00000100 .. 000 000 100 ... .. ... ..... \
 201                 @rdn_pg_tszimm imm=%tszimm_shr
 202 LSR_zpzi        00000100 .. 000 001 100 ... .. ... ..... \
 203                 @rdn_pg_tszimm imm=%tszimm_shr
 204 LSL_zpzi        00000100 .. 000 011 100 ... .. ... ..... \
 205                 @rdn_pg_tszimm imm=%tszimm_shl
 206 ASRD            00000100 .. 000 100 100 ... .. ... ..... \
 207                 @rdn_pg_tszimm imm=%tszimm_shr
 208
 209 # SVE bitwise shift by vector (predicated)
 210 ASR_zpzz        00000100 .. 010 000 100 ... ..... .....   @rdn_pg_rm
 211 LSR_zpzz        00000100 .. 010 001 100 ... ..... .....   @rdn_pg_rm
 212 LSL_zpzz        00000100 .. 010 011 100 ... ..... .....   @rdn_pg_rm
 213 ASR_zpzz        00000100 .. 010 100 100 ... ..... .....   @rdm_pg_rn # ASRR
 214 LSR_zpzz        00000100 .. 010 101 100 ... ..... .....   @rdm_pg_rn # LSRR
 215 LSL_zpzz        00000100 .. 010 111 100 ... ..... .....   @rdm_pg_rn # LSLR
 216
 217 # SVE bitwise shift by wide elements (predicated)
 218 # Note these require size != 3.
 219 ASR_zpzw        00000100 .. 011 000 100 ... ..... .....         @rdn_pg_rm
 220 LSR_zpzw        00000100 .. 011 001 100 ... ..... .....         @rdn_pg_rm
 221 LSL_zpzw        00000100 .. 011 011 100 ... ..... .....         @rdn_pg_rm
 222
 223 ### SVE Integer Arithmetic - Unary Predicated Group
 224
 225 # SVE unary bit operations (predicated)
 226 # Note esz != 0 for FABS and FNEG.
 227 CLS             00000100 .. 011 000 101 ... ..... .....         @rd_pg_rn
 228 CLZ             00000100 .. 011 001 101 ... ..... .....         @rd_pg_rn
 229 CNT_zpz         00000100 .. 011 010 101 ... ..... .....         @rd_pg_rn
 230 CNOT            00000100 .. 011 011 101 ... ..... .....         @rd_pg_rn
 231 NOT_zpz         00000100 .. 011 110 101 ... ..... .....         @rd_pg_rn
 232 FABS            00000100 .. 011 100 101 ... ..... .....         @rd_pg_rn
 233 FNEG            00000100 .. 011 101 101 ... ..... .....         @rd_pg_rn
 234
 235 # SVE integer unary operations (predicated)
 236 # Note esz > original size for extensions.
 237 ABS             00000100 .. 010 110 101 ... ..... .....         @rd_pg_rn
 238 NEG             00000100 .. 010 111 101 ... ..... .....         @rd_pg_rn
 239 SXTB            00000100 .. 010 000 101 ... ..... .....         @rd_pg_rn
 240 UXTB            00000100 .. 010 001 101 ... ..... .....         @rd_pg_rn
 241 SXTH            00000100 .. 010 010 101 ... ..... .....         @rd_pg_rn
 242 UXTH            00000100 .. 010 011 101 ... ..... .....         @rd_pg_rn
 243 SXTW            00000100 .. 010 100 101 ... ..... .....         @rd_pg_rn
 244 UXTW            00000100 .. 010 101 101 ... ..... .....         @rd_pg_rn
 245
 246 ### SVE Integer Multiply-Add Group
 247
 248 # SVE integer multiply-add writing addend (predicated)
 249 MLA             00000100 .. 0 ..... 010 ... ..... .....   @rda_pg_rn_rm
 250 MLS             00000100 .. 0 ..... 011 ... ..... .....   @rda_pg_rn_rm
 251
 252 # SVE integer multiply-add writing multiplicand (predicated)
 253 MLA             00000100 .. 0 ..... 110 ... ..... .....   @rdn_pg_ra_rm # MAD
 254 MLS             00000100 .. 0 ..... 111 ... ..... .....   @rdn_pg_ra_rm # MSB
 255
 256 ### SVE Integer Arithmetic - Unpredicated Group
 257
 258 # SVE integer add/subtract vectors (unpredicated)
 259 ADD_zzz         00000100 .. 1 ..... 000 000 ..... .....         @rd_rn_rm
 260 SUB_zzz         00000100 .. 1 ..... 000 001 ..... .....         @rd_rn_rm
 261 SQADD_zzz       00000100 .. 1 ..... 000 100 ..... .....         @rd_rn_rm
 262 UQADD_zzz       00000100 .. 1 ..... 000 101 ..... .....         @rd_rn_rm
 263 SQSUB_zzz       00000100 .. 1 ..... 000 110 ..... .....         @rd_rn_rm
 264 UQSUB_zzz       00000100 .. 1 ..... 000 111 ..... .....         @rd_rn_rm
 265
 266 ### SVE Logical - Unpredicated Group
 267
 268 # SVE bitwise logical operations (unpredicated)
 269 AND_zzz         00000100 00 1 ..... 001 100 ..... .....         @rd_rn_rm_e0
 270 ORR_zzz         00000100 01 1 ..... 001 100 ..... .....         @rd_rn_rm_e0
 271 EOR_zzz         00000100 10 1 ..... 001 100 ..... .....         @rd_rn_rm_e0
 272 BIC_zzz         00000100 11 1 ..... 001 100 ..... .....         @rd_rn_rm_e0
 273
 274 ### SVE Index Generation Group
 275
 276 # SVE index generation (immediate start, immediate increment)
 277 INDEX_ii        00000100 esz:2 1 imm2:s5 010000 imm1:s5 rd:5
 278
 279 # SVE index generation (immediate start, register increment)
 280 INDEX_ir        00000100 esz:2 1 rm:5 010010 imm:s5 rd:5
 281
 282 # SVE index generation (register start, immediate increment)
 283 INDEX_ri        00000100 esz:2 1 imm:s5 010001 rn:5 rd:5
 284
 285 # SVE index generation (register start, register increment)
 286 INDEX_rr        00000100 .. 1 ..... 010011 ..... .....          @rd_rn_rm
 287
 288 ### SVE Stack Allocation Group
 289
 290 # SVE stack frame adjustment
 291 ADDVL           00000100 001 ..... 01010 ...... .....           @rd_rn_i6
 292 ADDPL           00000100 011 ..... 01010 ...... .....           @rd_rn_i6
 293
 294 # SVE stack frame size
 295 RDVL            00000100 101 11111 01010 imm:s6 rd:5
 296
 297 ### SVE Bitwise Shift - Unpredicated Group
 298
 299 # SVE bitwise shift by immediate (unpredicated)
 300 ASR_zzi         00000100 .. 1 ..... 1001 00 ..... ..... \
 301                 @rd_rn_tszimm imm=%tszimm16_shr
 302 LSR_zzi         00000100 .. 1 ..... 1001 01 ..... ..... \
 303                 @rd_rn_tszimm imm=%tszimm16_shr
 304 LSL_zzi         00000100 .. 1 ..... 1001 11 ..... ..... \
 305                 @rd_rn_tszimm imm=%tszimm16_shl
 306
 307 # SVE bitwise shift by wide elements (unpredicated)
 308 # Note esz != 3
 309 ASR_zzw         00000100 .. 1 ..... 1000 00 ..... .....         @rd_rn_rm
 310 LSR_zzw         00000100 .. 1 ..... 1000 01 ..... .....         @rd_rn_rm
 311 LSL_zzw         00000100 .. 1 ..... 1000 11 ..... .....         @rd_rn_rm
 312
 313 ### SVE Compute Vector Address Group
 314
 315 # SVE vector address generation
 316 ADR_s32         00000100 00 1 ..... 1010 .. ..... .....         @rd_rn_msz_rm
 317 ADR_u32         00000100 01 1 ..... 1010 .. ..... .....         @rd_rn_msz_rm
 318 ADR_p32         00000100 10 1 ..... 1010 .. ..... .....         @rd_rn_msz_rm
 319 ADR_p64         00000100 11 1 ..... 1010 .. ..... .....         @rd_rn_msz_rm
 320
 321 ### SVE Integer Misc - Unpredicated Group
 322
 323 # SVE floating-point exponential accelerator
 324 # Note esz != 0
 325 FEXPA           00000100 .. 1 00000 101110 ..... .....          @rd_rn
 326
 327 # SVE floating-point trig select coefficient
 328 # Note esz != 0
 329 FTSSEL          00000100 .. 1 ..... 101100 ..... .....          @rd_rn_rm
 330
 331 ### SVE Element Count Group
 332
 333 # SVE element count
 334 CNT_r           00000100 .. 10 .... 1110 0 0 ..... .....    @incdec_cnt d=0 u=1
 335
 336 # SVE inc/dec register by element count
 337 INCDEC_r        00000100 .. 11 .... 1110 0 d:1 ..... .....      @incdec_cnt u=1
 338
 339 # SVE saturating inc/dec register by element count
 340 SINCDEC_r_32    00000100 .. 10 .... 1111 d:1 u:1 ..... .....    @incdec_cnt
 341 SINCDEC_r_64    00000100 .. 11 .... 1111 d:1 u:1 ..... .....    @incdec_cnt
 342
 343 # SVE inc/dec vector by element count
 344 # Note this requires esz != 0.
 345 INCDEC_v        00000100 .. 1 1 .... 1100 0 d:1 ..... .....    @incdec2_cnt u=1
 346
 347 # SVE saturating inc/dec vector by element count
 348 # Note these require esz != 0.
 349 SINCDEC_v       00000100 .. 1 0 .... 1100 d:1 u:1 ..... .....   @incdec2_cnt
 350
 351 ### SVE Bitwise Immediate Group
 352
 353 # SVE bitwise logical with immediate (unpredicated)
 354 ORR_zzi         00000101 00 0000 ............. .....            @rdn_dbm
 355 EOR_zzi         00000101 01 0000 ............. .....            @rdn_dbm
 356 AND_zzi         00000101 10 0000 ............. .....            @rdn_dbm
 357
 358 # SVE broadcast bitmask immediate
 359 DUPM            00000101 11 0000 dbm:13 rd:5
 360
 361 ### SVE Integer Wide Immediate - Predicated Group
 362
 363 # SVE copy floating-point immediate (predicated)
 364 FCPY            00000101 .. 01 .... 110 imm:8 .....             @rdn_pg4
 365
 366 # SVE copy integer immediate (predicated)
 367 CPY_m_i         00000101 .. 01 .... 01 . ........ .....   @rdn_pg4 imm=%sh8_i8s
 368 CPY_z_i         00000101 .. 01 .... 00 . ........ .....   @rdn_pg4 imm=%sh8_i8s
 369
 370 ### SVE Permute - Extract Group
 371
 372 # SVE extract vector (immediate offset)
 373 EXT             00000101 001 ..... 000 ... rm:5 rd:5 \
 374                 &rrri rn=%reg_movprfx imm=%imm8_16_10
 375
 376 ### SVE Permute - Unpredicated Group
 377
 378 # SVE broadcast general register
 379 DUP_s           00000101 .. 1 00000 001110 ..... .....          @rd_rn
 380
 381 # SVE broadcast indexed element
 382 DUP_x           00000101 .. 1 ..... 001000 rn:5 rd:5 \
 383                 &rri imm=%imm7_22_16
 384
 385 # SVE insert SIMD&FP scalar register
 386 INSR_f          00000101 .. 1 10100 001110 ..... .....          @rdn_rm
 387
 388 # SVE insert general register
 389 INSR_r          00000101 .. 1 00100 001110 ..... .....          @rdn_rm
 390
 391 # SVE reverse vector elements
 392 REV_v           00000101 .. 1 11000 001110 ..... .....          @rd_rn
 393
 394 # SVE vector table lookup
 395 TBL             00000101 .. 1 ..... 001100 ..... .....          @rd_rn_rm
 396
 397 # SVE unpack vector elements
 398 UNPK            00000101 esz:2 1100 u:1 h:1 001110 rn:5 rd:5
 399
 400 ### SVE Permute - Predicates Group
 401
 402 # SVE permute predicate elements
 403 ZIP1_p          00000101 .. 10 .... 010 000 0 .... 0 ....       @pd_pn_pm
 404 ZIP2_p          00000101 .. 10 .... 010 001 0 .... 0 ....       @pd_pn_pm
 405 UZP1_p          00000101 .. 10 .... 010 010 0 .... 0 ....       @pd_pn_pm
 406 UZP2_p          00000101 .. 10 .... 010 011 0 .... 0 ....       @pd_pn_pm
 407 TRN1_p          00000101 .. 10 .... 010 100 0 .... 0 ....       @pd_pn_pm
 408 TRN2_p          00000101 .. 10 .... 010 101 0 .... 0 ....       @pd_pn_pm
 409
 410 # SVE reverse predicate elements
 411 REV_p           00000101 .. 11 0100 010 000 0 .... 0 ....       @pd_pn
 412
 413 # SVE unpack predicate elements
 414 PUNPKLO         00000101 00 11 0000 010 000 0 .... 0 ....       @pd_pn_e0
 415 PUNPKHI         00000101 00 11 0001 010 000 0 .... 0 ....       @pd_pn_e0
 416
 417 ### SVE Permute - Interleaving Group
 418
 419 # SVE permute vector elements
 420 ZIP1_z          00000101 .. 1 ..... 011 000 ..... .....         @rd_rn_rm
 421 ZIP2_z          00000101 .. 1 ..... 011 001 ..... .....         @rd_rn_rm
 422 UZP1_z          00000101 .. 1 ..... 011 010 ..... .....         @rd_rn_rm
 423 UZP2_z          00000101 .. 1 ..... 011 011 ..... .....         @rd_rn_rm
 424 TRN1_z          00000101 .. 1 ..... 011 100 ..... .....         @rd_rn_rm
 425 TRN2_z          00000101 .. 1 ..... 011 101 ..... .....         @rd_rn_rm
 426
 427 ### SVE Permute - Predicated Group
 428
 429 # SVE compress active elements
 430 # Note esz >= 2
 431 COMPACT         00000101 .. 100001 100 ... ..... .....          @rd_pg_rn
 432
 433 ### SVE Predicate Logical Operations Group
 434
 435 # SVE predicate logical operations
 436 AND_pppp        00100101 0. 00 .... 01 .... 0 .... 0 ....       @pd_pg_pn_pm_s
 437 BIC_pppp        00100101 0. 00 .... 01 .... 0 .... 1 ....       @pd_pg_pn_pm_s
 438 EOR_pppp        00100101 0. 00 .... 01 .... 1 .... 0 ....       @pd_pg_pn_pm_s
 439 SEL_pppp        00100101 0. 00 .... 01 .... 1 .... 1 ....       @pd_pg_pn_pm_s
 440 ORR_pppp        00100101 1. 00 .... 01 .... 0 .... 0 ....       @pd_pg_pn_pm_s
 441 ORN_pppp        00100101 1. 00 .... 01 .... 0 .... 1 ....       @pd_pg_pn_pm_s
 442 NOR_pppp        00100101 1. 00 .... 01 .... 1 .... 0 ....       @pd_pg_pn_pm_s
 443 NAND_pppp       00100101 1. 00 .... 01 .... 1 .... 1 ....       @pd_pg_pn_pm_s
 444
 445 ### SVE Predicate Misc Group
 446
 447 # SVE predicate test
 448 PTEST           00100101 01 010000 11 pg:4 0 rn:4 0 0000
 449
 450 # SVE predicate initialize
 451 PTRUE           00100101 esz:2 01100 s:1 111000 pat:5 0 rd:4
 452
 453 # SVE initialize FFR
 454 SETFFR          00100101 0010 1100 1001 0000 0000 0000
 455
 456 # SVE zero predicate register
 457 PFALSE          00100101 0001 1000 1110 0100 0000 rd:4
 458
 459 # SVE predicate read from FFR (predicated)
 460 RDFFR_p         00100101 0 s:1 0110001111000 pg:4 0 rd:4
 461
 462 # SVE predicate read from FFR (unpredicated)
 463 RDFFR           00100101 0001 1001 1111 0000 0000 rd:4
 464
 465 # SVE FFR write from predicate (WRFFR)
 466 WRFFR           00100101 0010 1000 1001 000 rn:4 00000
 467
 468 # SVE predicate first active
 469 PFIRST          00100101 01 011 000 11000 00 .... 0 ....        @pd_pn_e0
 470
 471 # SVE predicate next active
 472 PNEXT           00100101 .. 011 001 11000 10 .... 0 ....        @pd_pn
 473
 474 ### SVE Memory - 32-bit Gather and Unsized Contiguous Group
 475
 476 # SVE load predicate register
 477 LDR_pri         10000101 10 ...... 000 ... ..... 0 ....         @pd_rn_i9
 478
 479 # SVE load vector register
 480 LDR_zri         10000101 10 ...... 010 ... ..... .....          @rd_rn_i9