board/mini2440/lowlevel_init.S

   1 /*
   2  * Memory Setup stuff - taken from blob memsetup.S
   3  *
   4  * Copyright (C) 1999 2000 2001 Erik Mouw (J.A.K.Mouw@its.tudelft.nl) and
   5  *                     Jan-Derk Bakker (J.D.Bakker@its.tudelft.nl)
   6  *
   7  * Modified for the Samsung SMDK2410 by
   8  * (C) Copyright 2002
   9  * David Mueller, ELSOFT AG, <d.mueller@elsoft.ch>
  10  *
  11  * See file CREDITS for list of people who contributed to this
  12  * project.
  13  *
  14  * This program is free software; you can redistribute it and/or
  15  * modify it under the terms of the GNU General Public License as
  16  * published by the Free Software Foundation; either version 2 of
  17  * the License, or (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, write to the Free Software
  26  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  27  * MA 02111-1307 USA
  28  */
  29
  30
  31 #include <config.h>
  32 #include <version.h>
  33
  34
  35 /* some parameters for the board */
  36
  37 /*
  38  *
  39  * Taken from linux/arch/arm/boot/compressed/head-s3c2410.S
  40  *
  41  * Copyright (C) 2002 Samsung Electronics SW.LEE  <hitchcar@sec.samsung.com>
  42  *
  43  */
  44
  45 #define BWSCON  0x48000000
  46 #  define INTMSK                0x4A000008      /* Interupt-Controller base addresses */
  47 #  define INTSUBMSK             0x4A00001C
  48
  49 /* BWSCON */
  50 #define DW8                     (0x0)
  51 #define DW16                    (0x1)
  52 #define DW32                    (0x2)
  53 #define WAIT                    (0x1<<2)
  54 #define UBLB                    (0x1<<3)
  55
  56 #define B1_BWSCON               (DW32)
  57 #define B2_BWSCON               (DW16)
  58 #define B3_BWSCON               (DW16 + WAIT + UBLB)
  59 #define B4_BWSCON               (DW16 + WAIT + UBLB)
  60 #define B5_BWSCON               (DW16)
  61 #define B6_BWSCON               (DW32)
  62 #define B7_BWSCON               (DW32)
  63
  64 /* BANK0CON */
  65 #define B0_Tacs                 0x0     /*  0clk */
  66 #define B0_Tcos                 0x0     /*  0clk */
  67 #define B0_Tacc                 0x7     /* 14clk */
  68 #define B0_Tcoh                 0x0     /*  0clk */
  69 #define B0_Tah                  0x0     /*  0clk */
  70 #define B0_Tacp                 0x0
  71 #define B0_PMC                  0x0     /* normal */
  72
  73 /* BANK1CON */
  74 #define B1_Tacs                 0x0     /*  0clk */
  75 #define B1_Tcos                 0x0     /*  0clk */
  76 #define B1_Tacc                 0x7     /* 14clk */
  77 #define B1_Tcoh                 0x0     /*  0clk */
  78 #define B1_Tah                  0x0     /*  0clk */
  79 #define B1_Tacp                 0x0
  80 #define B1_PMC                  0x0
  81
  82 #define B2_Tacs                 0x0
  83 #define B2_Tcos                 0x0
  84 #define B2_Tacc                 0x7
  85 #define B2_Tcoh                 0x0
  86 #define B2_Tah                  0x0
  87 #define B2_Tacp                 0x0
  88 #define B2_PMC                  0x0
  89
  90 #define B3_Tacs                 0x0     /*  0clk */
  91 #define B3_Tcos                 0x3     /*  4clk */
  92 #define B3_Tacc                 0x7     /* 14clk */
  93 #define B3_Tcoh                 0x1     /*  1clk */
  94 #define B3_Tah                  0x3     /*  4clk */
  95 #define B3_Tacp                 0x0 /*  2clk */
  96 #define B3_PMC                  0x0     /* normal */
  97
  98 #define B4_Tacs                 0x0
  99 #define B4_Tcos                 0x3
 100 #define B4_Tacc                 0x7
 101 #define B4_Tcoh                 0x1
 102 #define B4_Tah                  0x3
 103 #define B4_Tacp                 0x0
 104 #define B4_PMC                  0x0
 105
 106 #define B5_Tacs                 0x0     /*  0clk */
 107 #define B5_Tcos                 0x0     /*  0clk */
 108 #define B5_Tacc                 0x7     /* 14clk */
 109 #define B5_Tcoh                 0x0     /*  0clk */
 110 #define B5_Tah                  0x0     /*  0clk */
 111 #define B5_Tacp                 0x0
 112 #define B5_PMC                  0x0     /* normal */
 113
 114 #define SDRAM_MT                0x3     /* SDRAM */
 115 #define SDRAM_Trcd              0x0     /* 2clk */
 116 #define SDRAM_SCAN_9            0x1     /* 9bit */
 117 #define SDRAM_SCAN_10           0x2     /* 10bit */
 118
 119 #define SDRAM_128MB     ((SDRAM_MT<<15)+(SDRAM_Trcd<<2)+(SDRAM_SCAN_10))
 120 #define SDRAM_64MB      ((SDRAM_MT<<15)+(SDRAM_Trcd<<2)+(SDRAM_SCAN_9))
 121
 122 /* REFRESH parameter */
 123 #define REFEN                   0x1     /* Refresh enable */
 124 #define TREFMD                  0x0     /* CBR(CAS before RAS)/Auto refresh */
 125 #define Trp                     0x1     /* 3clk */
 126 #define Trc                     0x3     /* 7clk */
 127 #define Tchr                    0x0     /* unused */
 128
 129 #define REFCNT                  1012    /* period=10.37us, HCLK=100Mhz, (2048+1-10.37*100) */
 130
 131 /**************************************/
 132
 133 _TEXT_BASE:
 134         .word   TEXT_BASE
 135
 136 .globl lowlevel_init
 137 lowlevel_init:
 138         // disable all interupts
 139         mov     r1, #0xffffffff
 140         ldr     r0, =INTMSK
 141         str     r1, [r0]
 142
 143         ldr     r1, =0x7fff
 144         ldr     r0, =INTSUBMSK
 145         str     r1, [r0]
 146
 147         /* memory control configuration */
 148         /* make r0 relative the current location so that it */
 149         /* reads SMRDATA out of FLASH rather than memory ! */
 150         ldr     r0, =SMRDATA
 151         ldr     r1, _TEXT_BASE
 152         sub     r0, r0, r1
 153         ldr     r1, =BWSCON     /* Bus Width Status Controller */
 154         add     r2, r0, #13*4
 155 0:
 156         ldr     r3, [r0], #4
 157         str     r3, [r1], #4
 158         cmp     r2, r0
 159         bne     0b
 160
 161         /*
 162            SDRAM comfigured for 128MB, lets try if it works, otherwise,
 163            restart it with the smaller scan lines for 64MB
 164          */
 165         ldr     r1, =0x34000000         /* just outside 64MB RAM space */
 166         ldr     r0, =0xdeadbeef
 167         str     r0, [r1]
 168         ldr     r2, [r1]
 169         cmp     r2, r1
 170         beq     return
 171
 172         ldr     r1, =BWSCON+(7*4)
 173         ldr     r0, =SDRAM_64MB
 174         str     r0, [r1], #4
 175         str     r0, [r1]
 176 return:
 177         /* everything is fine now */
 178         mov     pc, lr
 179
 180         .ltorg
 181 /* the literal pools origin */
 182
 183 SMRDATA:
 184     .word (0+(B1_BWSCON<<4)+(B2_BWSCON<<8)+(B3_BWSCON<<12)+(B4_BWSCON<<16)+(B5_BWSCON<<20)+(B6_BWSCON<<24)+(B7_BWSCON<<28))
 185     .word ((B0_Tacs<<13)+(B0_Tcos<<11)+(B0_Tacc<<8)+(B0_Tcoh<<6)+(B0_Tah<<4)+(B0_Tacp<<2)+(B0_PMC))
 186     .word ((B1_Tacs<<13)+(B1_Tcos<<11)+(B1_Tacc<<8)+(B1_Tcoh<<6)+(B1_Tah<<4)+(B1_Tacp<<2)+(B1_PMC))
 187     .word ((B2_Tacs<<13)+(B2_Tcos<<11)+(B2_Tacc<<8)+(B2_Tcoh<<6)+(B2_Tah<<4)+(B2_Tacp<<2)+(B2_PMC))
 188     .word ((B3_Tacs<<13)+(B3_Tcos<<11)+(B3_Tacc<<8)+(B3_Tcoh<<6)+(B3_Tah<<4)+(B3_Tacp<<2)+(B3_PMC))
 189     .word ((B4_Tacs<<13)+(B4_Tcos<<11)+(B4_Tacc<<8)+(B4_Tcoh<<6)+(B4_Tah<<4)+(B4_Tacp<<2)+(B4_PMC))
 190     .word ((B5_Tacs<<13)+(B5_Tcos<<11)+(B5_Tacc<<8)+(B5_Tcoh<<6)+(B5_Tah<<4)+(B5_Tacp<<2)+(B5_PMC))
 191     .word SDRAM_128MB
 192     .word SDRAM_128MB
 193     .word ((REFEN<<23)+(TREFMD<<22)+(Trp<<20)+(Trc<<18)+(Tchr<<16)+REFCNT)
 194     .word 0xb2 /* enable burst */
 195     .word 0x30
 196     .word 0x30